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【電源ドック】―FPGA設計者のための電源設計マスターへの道 第21回
I/Oピンから勝手に電圧が漏れ出てくる!

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お客様から問い合わせフォーム経由で質問がありました。


お客様:「最近のデバイスは FPGA に限らず、多電源が必要になっていて本当に設計が難しくなっています。」


私:「どういったところが難しいですか?」


お客様:「まず、低電圧大電流化が進んでいて、ますます精度を要求されるところです。 」



私:「そうですね。第14回のコラムにもありますが、基板上の配線抵抗や 0(ゼロ)Ω 抵抗でも問題になることがありますね。」


お客様:「はい、その他にも電源シーケンスの要求が厳しくなっています。」


私:「確かに、基板上に色々なデバイスが搭載されていると、昔の様に抵抗とコンデンサの時定数で シーケンス制御することも難しく、マイコンやシーケンサーを使用する必要がありますね。 」


お客様:「そうなんです。
で、今回お聞きしたいことですが、デバイスが要求する電源シーケンスを守って電源を立ち上げているはずなのに、マイコンや FPGA などのデバイスの I/O ピンから電圧が漏れ出てくることがあります。その結果、要求の電源シーケンスを守ることができません(下図参照)。 」




理想的な波形

質問をいただいた波形




私:「なるほど。これについては気にする必要はありませんよ。
電圧をモニターするとシーケンスを守れていないように見えますが、外部から与えている電源のシーケンスはデバイスの要求を満たしていますから。 」


お客様:「え?!そうなんですか? 」


私:「はい、デバイスが要求しているのは供給される電圧シーケンスの規定であって、 デバイスの I/O などから漏れ出てきた電圧は無視できます。 」


お客様:「そうなんですか!それなら良かったです。
ではなぜ、I/O などから電圧が漏れ出てくるのでしょうか? デバイスの品質として問題は無いのでしょうか? 」


私:「電源が全て立ち上がるまではデバイス内部の論理は確定していないため、デバイスの内部は、P-N ジャンクションで作られる抵抗・ダイオードの塊です。 そのため、抵抗値が低いジャンクションを経由して I/O に電圧が見えることがあります。
品質に問題はありませんので、心配せずにお使いください。 」


お客様:「なるほど、わかりました。」


今回のポイント


電源シーケンスを守っていれば、I/O ピンからの漏れ電圧は気にしなくて良い。

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質問フォームに寄せられたご意見のご紹介


質問 ①:FPGA に対して問題ないという事ですが、1.2Vを供給する電源の入力電圧がゼロの状態で電源の出力端子に電圧が印加されると思います。こちらは問題ないのでしょうか?


回答:FPGA 側からの漏れ電流・電圧による印加であれば電力的に問題になることは無いと考えています。
理由としましては、FPGA の抵抗値が数KΩ 以上あって、電流値も mA オーダ以下に制限されるからです。
そのため、DC/DC 側の FET などがダメージを受けることは無く、問題にはなりません。


質問 ②:どの DC/DC コンバータにも、入力電圧ゼロの時に出力側に電圧印加可能でしょうか?


回答:故意の電圧印加は NG ですが、FPGA や CPU などの漏れ電流による電位上昇分が印加される分には問題ありません。
問題になる例としては、電圧が無い状態で DC/DC の出力に大容量のコンデンサが接続してある場合です。
この場合、コンデンサには大きな電荷が残っているので DC/DC 側に逆流して DC/DC の Low Side 側の FET を破損する可能性があります。

『FPGA 設計者のための電源設計マスターへの道』 コラム一覧





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